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Golden Member
![]() ![]() ![]() ![]() 加入日期: Nov 2000 您的住址: 戰星卡拉狄加
文章: 3,822
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引用:
不過Intel做快取的技術跟AMD不可同日而語 Phenom L3才2MB, 延遲就45 cycle Nehalem L3有8MB, 延遲會多少呢? 看Conroe 4MB L2延遲也才14 cycle 即使再多加一層L3上去, 延遲應該不至於高過35 cycle |
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Power Member
![]() ![]() 加入日期: Mar 2003 您的住址: 台北
文章: 597
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引用:
這是"製程"問題 Phenom L2 才512k per core , 延遲也高達12~15cycle..真是吐血 而非有記憶體控制器就不需要多階快取這種說法 AMD的製程真的是輸太多了 |
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Master Member
![]() ![]() ![]() ![]() 加入日期: Nov 2000 您的住址: 台中
文章: 1,760
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引用:
為何是製程問題呢? 現在的cache應該都跑跟CPU一樣的速度 延遲應該是電路的架構需要把所有的控制信號做設定 會跟製程有很大的關係? |
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*停權中*
加入日期: Jan 2008
文章: 1,281
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引用:
好像不是這樣,據我所知:L1最快、L2次之、L3又更慢 |
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Regular Member
![]() ![]() 加入日期: Jan 2008
文章: 60
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Intel丟習八辣(隨機執行需求)走完以後只需要原地等三回合,AMD的話走完一次原地等三回合進醫院再三回合,出來進監獄又三回合
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*停權中*
加入日期: Sep 2004
文章: 534
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引用:
AMD製程落後不是一天兩天的事了..... INTEL財大氣粗咩~~ |
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*停權中*
加入日期: Nov 2006
文章: 3,946
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Nehalem目前流出的資料是沒有L3的,8MB的是L2
![]() -- 另外K10h的L3用途是RAM與CPU之間的緩衝 跟L1、L2不一樣,K10h的L1、L2還是傳統的「擺放CPU最常用到的資料」 K10h的L3是放「等著給CPU篩選出要放到L1、L2的資料」 引用:
K10h的L3時脈跟CPU核心、L1、L2不一樣,比較慢(應該是快不起來 ![]() L1、L2的時脈跟CPU核心一樣 此文章於 2008-02-06 05:22 AM 被 zohar 編輯. |
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Golden Member
![]() ![]() ![]() ![]() 加入日期: Nov 2000 您的住址: 戰星卡拉狄加
文章: 3,822
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引用:
是這樣嗎? nehalem cpu-z的資料顯示有L3耶 |
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*停權中*
加入日期: Nov 2002 您的住址: 東湖
文章: 1,688
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引用:
依據某位前技術總編的blog上附圖所顯示 4核的NehalemL2有0.5M*4,L3有2M*4 但是不確定是不是會走Phenom模式 全部分立不共享 圖-> http://molesterwaterball.blogspot.c...ectnehalem.html 後藤弘茂大叔的看法-> http://pc.watch.impress.co.jp/docs/...7/kaigai389.htm |
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*停權中*
加入日期: Nov 2006
文章: 3,946
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引用:
色狼水球那張圖太舊了,那是去年國外Chip-Architect網站站長放出的Nehalem晶粒分析圖 上面的Nehalem是Intel自己公布的,至於那些L2、L3、CPU Core是該網站站長自己加上去的 同樣的內容刊登在PC Shopper的2007.12月號,色狼水球先生的專欄上 然而,2008.01月號的PC Shopper馬上更正,因為Intel丟出更多的資料 色狼的專欄把上打了一份他自己編排的表格,註明除了八核心Beckton有24MB L3以外 其他通通都只有8MB(或4MB)L2;加上之後Intel宣布Beckton改32nm才做,L3就沒半顆有了 至於後藤大叔那篇文章,先別提還是去年Intel尚未公布Nehalem之前的資料(2007.9.27) 內容的部分,有L3也是後藤大叔自己在推測的,Glenn J. Hinton並未明確肯定 此外,因為之後傳出八核心的L3有問題,可能也是Intel決定只放L2的原因 不過,Nehalem正式的官方白皮書還沒出來,應該還有變數 小弟是比較好奇Nehalm的CPU-Z資訊在哪邊有呢?可以提供一下嗎?感恩 ![]() |
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