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HigH
Golden Member
 
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加入日期: Nov 2000
您的住址: 戰星卡拉狄加
文章: 3,822
引用:
作者alience
看到這實在很感慨
等intel也做出內建記憶體控制器+3層快取的東西時(沒意外應該一年內就看的到)
大家大概又會追捧這是了不起的技術成就...XD

不過Intel做快取的技術跟AMD不可同日而語
Phenom L3才2MB, 延遲就45 cycle
Nehalem L3有8MB, 延遲會多少呢?
看Conroe 4MB L2延遲也才14 cycle
即使再多加一層L3上去, 延遲應該不至於高過35 cycle
     
      
舊 2008-02-05, 01:56 PM #11
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HigH離線中  
alience
Power Member
 

加入日期: Mar 2003
您的住址: 台北
文章: 597
引用:
作者HigH
不過Intel做快取的技術跟AMD不可同日而語
Phenom L3才2MB, 延遲就45 cycle
Nehalem L3有8MB, 延遲會多少呢?
看Conroe 4MB L2延遲也才14 cycle
即使再多加一層L3上去, 延遲應該不至於高過35 cycle


這是"製程"問題
Phenom L2 才512k per core , 延遲也高達12~15cycle..真是吐血
而非有記憶體控制器就不需要多階快取這種說法
AMD的製程真的是輸太多了
 
舊 2008-02-05, 03:56 PM #12
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alience離線中  
dynamo
Master Member
 

加入日期: Nov 2000
您的住址: 台中
文章: 1,760
引用:
作者alience
這是"製程"問題
Phenom L2 才512k per core , 延遲也高達12~15cycle..真是吐血
而非有記憶體控制器就不需要多階快取這種說法
AMD的製程真的是輸太多了


為何是製程問題呢?
現在的cache應該都跑跟CPU一樣的速度
延遲應該是電路的架構需要把所有的控制信號做設定
會跟製程有很大的關係?
舊 2008-02-05, 05:31 PM #13
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dynamo離線中  
visionary_pcdvd
*停權中*
 

加入日期: Jan 2008
文章: 1,281
引用:
作者dynamo
現在的cache應該都跑跟CPU一樣的速度

好像不是這樣,據我所知:L1最快、L2次之、L3又更慢
舊 2008-02-05, 06:29 PM #14
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visionary_pcdvd離線中  
夢幻787
Regular Member
 

加入日期: Jan 2008
文章: 60
Intel丟習八辣(隨機執行需求)走完以後只需要原地等三回合,AMD的話走完一次原地等三回合進醫院再三回合,出來進監獄又三回合
舊 2008-02-05, 08:03 PM #15
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夢幻787離線中  
sunshine1836
*停權中*
 

加入日期: Sep 2004
文章: 534
引用:
作者k7system
沒錯,再過幾個月,
說不定intel已經全系列cpu都導入了45nm,
甚至32nm也不遠時,
amd還龜在65nm。

intel真的是可以慢慢來,爽爽賺 orz...


AMD製程落後不是一天兩天的事了.....

INTEL財大氣粗咩~~
舊 2008-02-06, 01:52 AM #16
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sunshine1836離線中  
zohar
*停權中*
 
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加入日期: Nov 2006
文章: 3,946
Nehalem目前流出的資料是沒有L3的,8MB的是L2
--
另外K10h的L3用途是RAM與CPU之間的緩衝
跟L1、L2不一樣,K10h的L1、L2還是傳統的「擺放CPU最常用到的資料」
K10h的L3是放「等著給CPU篩選出要放到L1、L2的資料」
引用:
作者visionary_pcdvd
好像不是這樣,據我所知:L1最快、L2次之、L3又更慢

K10h的L3時脈跟CPU核心、L1、L2不一樣,比較慢(應該是快不起來 )
L1、L2的時脈跟CPU核心一樣

此文章於 2008-02-06 05:22 AM 被 zohar 編輯.
舊 2008-02-06, 05:20 AM #17
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zohar離線中  
HigH
Golden Member
 
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加入日期: Nov 2000
您的住址: 戰星卡拉狄加
文章: 3,822
引用:
作者zohar
Nehalem目前流出的資料是沒有L3的,8MB的是L2

是這樣嗎?
nehalem cpu-z的資料顯示有L3耶
舊 2008-02-06, 11:28 AM #18
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HigH離線中  
dabochi
*停權中*
 
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加入日期: Nov 2002
您的住址: 東湖
文章: 1,688
引用:
作者zohar
Nehalem目前流出的資料是沒有L3的,8MB的是L2


依據某位前技術總編的blog上附圖所顯示
4核的NehalemL2有0.5M*4,L3有2M*4
但是不確定是不是會走Phenom模式 全部分立不共享

圖->
http://molesterwaterball.blogspot.c...ectnehalem.html

後藤弘茂大叔的看法->
http://pc.watch.impress.co.jp/docs/...7/kaigai389.htm
舊 2008-02-07, 01:08 AM #19
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dabochi離線中  
zohar
*停權中*
 
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加入日期: Nov 2006
文章: 3,946
引用:
作者dabochi
依據某位前技術總編的blog上附圖所顯示
4核的NehalemL2有0.5M*4,L3有2M*4
但是不確定是不是會走Phenom模式 全部分立不共享

圖->
http://molesterwaterball.blogspot.c...ectnehalem.html

後藤弘茂大叔的看法->
http://pc.watch.impress.co.jp/docs/...7/kaigai389.htm

色狼水球那張圖太舊了,那是去年國外Chip-Architect網站站長放出的Nehalem晶粒分析圖
上面的Nehalem是Intel自己公布的,至於那些L2、L3、CPU Core是該網站站長自己加上去的
同樣的內容刊登在PC Shopper的2007.12月號,色狼水球先生的專欄上
然而,2008.01月號的PC Shopper馬上更正,因為Intel丟出更多的資料
色狼的專欄把上打了一份他自己編排的表格,註明除了八核心Beckton有24MB L3以外
其他通通都只有8MB(或4MB)L2;加上之後Intel宣布Beckton改32nm才做,L3就沒半顆有了

至於後藤大叔那篇文章,先別提還是去年Intel尚未公布Nehalem之前的資料(2007.9.27)
內容的部分,有L3也是後藤大叔自己在推測的,Glenn J. Hinton並未明確肯定
此外,因為之後傳出八核心的L3有問題,可能也是Intel決定只放L2的原因

不過,Nehalem正式的官方白皮書還沒出來,應該還有變數
小弟是比較好奇Nehalm的CPU-Z資訊在哪邊有呢?可以提供一下嗎?感恩
舊 2008-02-07, 04:18 AM #20
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zohar離線中  


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