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Major Member
加入日期: Dec 2004 您的住址: Taiwan
文章: 219
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請問一下Core2 Duo的Cache資訊(CPU-Z)
由於小弟手邊沒有Core2 Duo的CPU可查，可否煩請熱心的大大提供一下？
※任型號皆可(L1 Data、L1 Instruction、L2) 需下列資訊(CPU-Z Cache頁，以AMD Operton 64為Sample)： L1 D-Cache(第一層資料快取)： Size：64 KBytes (大小：64KB) Descriptor：2-way set associative, 64-byte line size (2路關聯快取，Block大小64Byte) L1 I-Cache(第一層指令快取)： Size：64 KBytes (大小：64KB) Descriptor：2-way set associative, 64-byte line size (2路關聯快取，Block大小64Byte) L2 Cache(第二層資料快取)： Size：1024 KBytes (大小：1024KB) Descriptor：16-way set associative, 64-byte line size (16路關聯快取，Block大小64Byte) 感謝！ 此文章於 2008-02-02 08:30 PM 被 sungo 編輯. |
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2008-02-02, 08:26 PM
#1
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Advance Member
  
加入日期: Apr 2007
文章: 333
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Intel Pentium E2140
L1 Data cache 2 x 32 KBytes, 8-way set associative, 64-byte line size L1 Instruction cache 2 x 32 KBytes, 8-way set associative, 64-byte line size L2 cache 1024 KBytes, 4-way set associative, 64-byte line size
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 一吋光陰一寸金寸金難買寸光陰 |
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2008-02-02, 09:25 PM
#2
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Elite Member
加入日期: Sep 2006 您的住址: Mt.Ali
文章: 4,548
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Intel Core 2 Duo E4500
L1 Data cache (per processor) 2 x 32 KBytes, 8-way set associative, 64-byte line size L1 Instruction cache (per processor) 2 x 32 KBytes, 8-way set associative, 64-byte line size L2 cache (per processor) 2048 KBytes, 8-way set associative, 64-byte line size
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簽名檔配備常常僅供參考，所以不列了 |
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2008-02-02, 10:47 PM
#3
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Master Member
加入日期: Aug 2004
文章: 2,195
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Core 2 Duo E6550
L1 Data cache 2 x 32 KBytes, 8-way set associative, 64-byte line size L1 Instruction cache 2 x 32 KBytes, 8-way set associative, 64-byte line size L2 cache 4096 KBytes, 16-way set associative, 64-byte line size |
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2008-02-02, 11:08 PM
#4
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Power Member
 
加入日期: Nov 2002 您的住址: 台北縣永和市
文章: 699
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E8400
L1 Data cache 2 x 32 KBytes, 8-way set associative, 64-byte line size L1 Instruction cache 2 x 32 KBytes, 8-way set associative, 64-byte line size L2 cache 6144 KBytes, 24-way set associative, 64-byte line size
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Intel I7 13700 MSI Pro B760M-A WiFi DDR4 (MS-7D99) MICRON DDR4 3200 32G *4 SOLIDIGM P44PRO 1T MiCRON P5+ 500G EVGA GTX3060 TI 6G MICRON MX500 250G TOSHIBA DT01ACA200 Creative SOUND BLASTER OMNI SURROUND 5.1 EVGA 550GM LIAN LI PC-A05FN ASUS VG27AQx2 MS Windows 11 |
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2008-02-03, 01:49 AM
#5
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Major Member
加入日期: Dec 2004 您的住址: Taiwan
文章: 219
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感謝各位大大！
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2008-02-03, 12:34 PM
#6
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Elite Member
加入日期: Sep 2006 您的住址: Mt.Ali
文章: 4,548
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呵呵，1MB﹝E2140﹞、2MB﹝E4500﹞、4MB﹝E6550﹞，
與6MB﹝E8400﹞都到齊了，可以看出L2的??-way set associative， 跟容量成正比，請問有沒有人能教一下是甚麼原因？謝謝。
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2008-02-03, 01:53 PM
#7
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Major Member
加入日期: Dec 2004 您的住址: Taiwan
文章: 219
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引用:
Block Size：64 = 2^6 (Offset) E2140 L2 Cache Block Number：1024K / 64 = 2^14 E6550 L2 Cache Block Number：4096K / 64 = 2^16 8-way E2140 Set Field：2^14 / 8 = 2^11 16-way E4500 Set Field：2^16 / 16 = 2^12 E2140 Tag Field：32 - 11 - 6 = 15 E4500 Tag Field：32 - 12 - 6 = 14 E2140 Cache <8組、entry = 2K>： Valid(1 bit) Tag(15 bit) Data(512 bit) X XXXXXXXXXXXXXXX XXX... . . . . . . E4500 Cache <16組、entry = 4K>： Valid(1 bit) Tag(14 bit) Data(512 bit) X XXXXXXXXXXXXXX XXX... . . . . . . 1.理論上64 Byte的Block Size是降低Miss Rate的轉折點，超過會不降反升(或是遲緩)，所以 幾乎全系列都採64-byte Line。 2.而Way數的增加，將可保證Conflict Miss的降低，又因E4500 Cache Block Number變大， 所以Capacity Miss也會降低。但如果E4500也是只採8-Way的話，那Cache Block Number又會 更大(8k)，Capacity Miss會降更低，但相反的Conflict Miss會降得比較少，我想它應該是 在3C Miss裡面取平衡點吧。 |
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2008-02-03, 09:17 PM
#8
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Major Member
加入日期: Dec 2004 您的住址: Taiwan
文章: 219
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抱歉∼型號搞錯，更正一下數值...~.~
Block Size：64 = 2^6 (Offset) E2140 L2 Cache Block Number：1024K / 64 = 2^14 E4500 L2 Cache Block Number：2048K / 64 = 2^15 E6550 L2 Cache Block Number：4096K / 64 = 2^16 4-way E2140 Set Field：2^14 / 4 = 2^12 8-way E4500 Set Field：2^15 / 8 = 2^12 16-way E6550 Set Field：2^16 / 16 = 2^12 E2100 Tag Field：32 - 12 - 6 = 14 E4500 Tag Field：32 - 12 - 6 = 14 E6550 Tag Field：32 - 12 - 6 = 14 E2140 Cache <4組、entry = 4K>： Valid(1 bit) Tag(14 bit) Data(512 bit) X XXXXXXXXXXXXXX XXX... . . . . . . E4500 Cache <8組、entry = 4K>： Valid(1 bit) Tag(14 bit) Data(512 bit) X XXXXXXXXXXXXXX XXX... . . . . . . E4500 Cache <16組、entry = 4K>： Valid(1 bit) Tag(14 bit) Data(512 bit) X XXXXXXXXXXXXXX XXX... . . . . . . 1.理論上64 Byte的Block Size是降低Miss Rate的轉折點，超過會不降反升(或是遲緩)，所以 幾乎全系列都採64-byte Line。 2.而Way數的增加，將可保證Conflict Miss的降低，所以在Conflict Miss Rate方面：E6550 < E4500 < E2140。三者的Cache Block Number相同(4K)，三者的Cold Start Miss相等，Capacity Miss Rate方面(Size大比較吃香)：E6550 < E4500 < E2140，整體的Miss Rate還是E6550最小。 三者的Way數與Size關係，設計成具有相同的Cache Block Number(4k)，應是在平衡3C Miss裡的 Cold Start Miss。 |
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2008-02-03, 09:54 PM
#9
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Elite Member
加入日期: Sep 2006 您的住址: Mt.Ali
文章: 4,548
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原來大概有這樣的關係，
雖然不是很懂，感恩。 
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2008-02-03, 10:24 PM
#10
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