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-   -   [疑問]為什麼AMD XP不出512K L2 的CPU (https://www.pcdvd.com.tw/showthread.php?t=78473)

kule 2002-03-31 10:33 PM

引用:
Originally posted by 雲姬


以現在的CPU效能與架構而言,在主機板上On-board chahe並不會使效能增加多少(
如果記得沒錯的話...Socket7主機板上內建的chahe只能夠與系統匯流排同步,
如果CPU在On-Die L1 chahe[比如說CPU是K6-2 500]裡面找不到資料,就會到主機板On-board L2 chahe[K6-2 500的系統匯流排/外頻是100MHz]裡面去找,這下子效能馬上掉了400MHz,這樣一來,反而造成資料存取的效率低落,這樣說...您應該明白了吧!),只是徒增成本而已(這是小弟的想法,如果有錯誤或是各位大大有什麼要補充的還請不吝賜教).
另外,在Socket7CPU仍在風行的96~97年代,Socket7主機板還有出現過2MB L2-
chahe的終極版本,不過印象中...好像只有2家有出這類產品(記得一家是大眾,另外一家...忘記了[好像倒了]...).


盤英沒倒呀~另一家就是磐英MVP3G5唷 它是Socket7主機板 2MB L2-chahe
因為我以前就是用這塊版子的~是全部Socket7主機板中最多的L2快取
我最近才剛好賣掉而已

雲姬 2002-04-01 01:58 PM

引用:
Originally posted by kule


盤英沒倒呀~另一家就是磐英MVP3G5唷 它是Socket7主機板 2MB L2-chahe
因為我以前就是用這塊版子的~是全部Socket7主機板中最多的L2快取
我最近才剛好賣掉而已


果然是盤英沒錯!!小弟當初還以為是映泰呢?嗯...看來小弟的資訊不夠正確...

帕洛特 2002-04-01 05:50 PM

引用:
Originally posted by auroraice
快取的大小必須看設計的需求,有時大不一定會使效能快很多.....
這個有學過微處理器基礎的朋友應該都學過這個吧

沒錯,重要的是資料的擊中率吧,而且太大的話反而不好

Aloof 2002-04-02 01:15 AM

引用:
Originally posted by idiot


you seem to have a huge misunderstanding in that peopleuse DRAMs for cache. People use SRAM in most cases, and there are no manufacturing problems associated with it.

Most of the high performance MPUs you can get your hands on have redanduncy protections in their cache arrays.



Sorry, I used the wrong usage.

But in my previous knowledge, DRAM and SRAM are both in memory category. And I heard from a teacher in on-job training:
For memory, they have to make the capactior cell as good as they can, but for logic, they have to shrink the length as possible as they can.

And I think they are very different in process, that's why I wonder how good the yield rate they can achieve if they want to produce core-logic with embeded memory in one die (not by MCM package). That's why I asked if there're some design-skills which can avoid or improve that?
Or they just conquer the process problem?

(Sorry, I left process field for 3 years, not familiar with it anymore)

idiot 2002-04-02 07:20 AM

you only need capacitors if you are making DRAM cells. SRAM cells do not use caps. And yes high speed logic processes usually have very high leakage current, not desirable in a DRAM based design.

guccikai 2002-04-07 03:11 AM

等聯電和amd和資的12吋晶圓廠做好後、可能就會出了吧。

rockindy 2002-04-11 10:27 AM

快取的效率取決於兩個主要因素:cache acess time and hit ratio

假設 CPU 沒有 cache 架構
則 CPU 運作時每次的 memory request 都必須到主記憶體去做存取的動作
假設這個動作所需要的時間為 ma = 200ms

假設現在為了提升效率,我們加入了一層的快取
快取的存取時間為 ca = 10ms,而快取的 hit ratio 為 95%
也就是 CPU 所發出的 memory requests 中
平均每 100 次有 95 次可以在 cache 中找到資料,另外 5 次則資料在主記憶體裡
則現在 CPU 每次的 memory request 所花的時間為

ma1 = 200*0.05 + 10*0.95 = 19ms

這樣可以算出我們在 CPU 運作時得到了 200/19=10.5(約) 倍的記憶體效率增進

而 cache 的大小跟匯流排寬度影響快取的存取時間
cache 越小 or 匯流排越寬 or 記憶體延遲越低 都會減少快取的存取時間
另外 cache management unit 的設計以及 cache 的大小 則影響 hit ratio

以之前的例子來說,當 cache 大到使 ca = 100ms 且 hit ratio = 98% 時
ma2 = 200*0.02 + 100*0.98 = 101.92ms
則效率為原來的 200/101.92ms = 2(約) 倍

所以一昧的增加快取大小對增加運算速度來說並不是個好策略
其餘的可能性就請有心的網友來算算看吧

*\\紅標//* 2002-04-11 10:45 AM

我是認為時機以及技術都在等待當中

otn1r33 2002-04-11 09:16 PM

引用:
Originally posted by starbd
我覺得先加大寬度比較重要
我之前報怨過很多次了
想當初p3本來被k7打得到外太空了~但把l2加大到256bit之後
哇...很猛的~
若k7先對L2做加大寬度的動作,提升的效能應該比加大到512k 64 bit強
當然,若512 256bit是最強的:D
p4加大的512會增家如此多,可是大家想想
僅僅64bit的k7 L2 cache 256k->512k效能會提升像p4那模多嗎?

所以,還是趕快加到寬度啦:D,最好latency也降低降低..


恩恩,讚成,推一下

屋頂上的黑貓 2002-04-12 06:08 AM

今天威盛電子報的消息

振奮人心:0.13微米的Athlon將擁有512K二級緩存! (PCPOP)

關於AMD代號為“Thoroughbred”的處理器目前幾乎所有的人都認為除了生產工藝不同,在其它方面它同新的現有的Athlon XP處理器沒有任何不同。但是今天從康柏傳出了消息,其最新上市的725US 筆記本將使用具有512KB二級緩存的Athlon處理器!

根據康柏的工作人員解釋:康柏Presario 725US型號筆記本電腦配備512K二級緩存的Athlon處理器,這款筆記本實際上使用的是採用最新的0.13微米工藝生產的AMD“Thoroughbred”處理器。



英特爾已經順利的將其生產工藝從0.18微米轉向0.13微米,而且新的NorthWood處理器的二級緩存容量比舊有的Pentium 4處理器二級緩存增大了一倍。而AMD方面雖然動作稍慢,不過新的Thoroughbred處理器也會馬上推出。

現在真的令我們有些摸不清頭腦,在次之前AMD一再宣稱Thoroughbred的二級緩存仍為256K,難道是AMD覺著現有的Athlon處理器不能應付P4 NorthWood的強大攻勢了?


所有的時間均為GMT +8。 現在的時間是09:45 PM.

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