一、但 Prescott 的製程只有 90nm 喔，時脈拉不拉得高，製程才是最重要的因素之一喔。否則 Penryn 的管線也不深，憑什麼拉 4~4.5G？

二、效能不如 Penryn 是當然，但考慮其成本只有 6美金，還有什麼好不滿的？
　
　

廠商有對它不滿嗎 ??

成本只有 6 美元 消費者又享受不到 反而更貴

一、我上面哪裡說「廠商有對它不滿」？你找出來給我看看！

二、急什麼？這是市場供需問題，等市場大到一個程度或等我前面說的「單晶片(SOC)架構」問世之後再來論斷不遲！
　
　

WESTMERE沒有北橋，CPU直接透過QPI連結IOH取代了DMI的功能

CACHE同步要塞爆FSB應該是不可能，記憶體存取才有可能塞爆FSB
而且實際上我用STREAM測MEMORY PERFORMANCE時
只有在MEMORY接近或耗盡時，記憶體頻寬才會對整體效能有顯著影響
但是記憶體接近或耗盡時，本來校能就不好，頻寬增加了效能還是不夠好
這時候應該增加記憶體容量才是正途

就我來看，記憶體頻寬的增加對於整體效能的增加相當有限
反而我覺得QPI直接連接IOH時，對於整體效能的幫助很大
能夠解決storage和lan塞車在DMI的情形

WESTMERE 一樣有北橋，只不過 WESTMERE 把 NB 跟 CPU 整合在一起罷了，WESTMERE 連接南橋一樣是用 DMI：

　
　

抱歉，你說的測試我不懂，我只知道 C2Q 的兩顆晶片要共享 FSB，但 FSB 只有一條，
A晶片 佔住 FSB 時，B晶片 就得排隊，反之亦然，對效能當然有影響，只是人感覺不出來。
　
　

:ase 關於第一篇回文看起來像亂扯，這點小弟在此道歉一下，
或許是回文回的不夠嚴謹，但是在一個大眾討論版裡面，
探討太深入的技術實在是非我所好，只是希望以簡單的敘述說明自己的觀點罷了。

的確在i7的設計上，CPU整合記憶體控制器的優勢不僅在於解決記憶體頻寬問題，
也同時考慮到了每次存取記憶體時，都會耗用數百個延遲周期，
因此CPU整合記憶體控制器直接對記憶體存取，對於降低記憶體存取延遲有很大的幫助。

不過小弟從頭到尾似乎沒提到過CACHE同步會塞爆FSB :ase
L3快取共享資料，也是後來才有，早期在封裝雙核與封裝四核的情況下，
確保個別快取記憶體中內含的資料一致性時，還是得透過FSB，
記憶體存取的確是有可能塞爆FSB，只是在這種快塞爆的情況下，
又多了一個快取共享資料的一致性檢查也要透過FSB，等於是雪上加霜。

我看到的是這樣子
http://www.flickr.com/photos/37525094@N08/3447085714/

你這張圖看起來怪怪的，不像出自 Intel

可以提供原始連結或相關文章嗎？
　
　

抱歉是我搞錯了，WESTMERE似乎只有DMI而沒有QPI
我那張圖是當初INTEL發表QPI介面時的圖片

不過這也表示QPI與記憶體效能相關性不高