因為P6核心不死 :laugh: :laugh:

為何不適合拉時脈呢？Atom 的解碼單元及執行單元的複雜度比 Penryn 簡單多了，

Penryn 都可拉到 4~4.5G，電路動作比它單純的 Atom 在理論上當然可以拉得更高啊
　
　

完全搞不懂為何會被罵成不懂裝懂 :jolin:
專業:雖然是相關科系畢業，但我可不敢說自己是專業人士，
不過至少我懂得上網找資料，看資料，才敢在這說話。

Front Side Bus (FSB)，連接CPU與北橋的前端匯流排，本來就是一個過時的產物。
最大的缺點就在於多處理器組態中，難以追上cpu高負載增加時的需求。
FSB 的設計中，處理器在存取記憶體時必須共享匯流排，
而在確保個別快取記憶體中內含的資料一致性時也要用到匯流排，
在這種情況下，匯入指令到匯流排中會導致飽合現象。

Intel 為了解決此問題的方案，才會再 i7 上推出稱為 Quick Path Interconnect (QPI)，
詳細運作狀況，我想網路上認真找一下即可找到相關運作原理以及與FSB的比較，
現在FSB架構滿街跑，也只能說商人總是要賺錢，舊架構賺完才換新架構賺咩，
不想多做口舌之爭，只是覺得被罵得很無辜 :cry:

請 papafeng兄 別難過，網路上本來就有很多奇怪的人，

往往越是觀念不清、懂得越少的人，越是喜歡不分青紅皂白就亂罵一通，

這種貨色我已經碰過好幾個，若在以前我一定跟他開戰，

但幾次下來除了浪費時間、把自己心情搞差之外，一點好處都沒有，

有時候甚至還會引來好事之徒火上加油、亂上添亂... :stupefy:

所以能放下就放下吧
　
　

以INTEL的技術力
我猜發展出低耗電的ATOM雙核心
時脈落在2G應該不成問題吧
可能只是怕推出後會打到筆記型市場自家低階產品罷了

你的資料沒錯但是結論錯了，QPI並不是為了多核而生
而是針對以前的缺陷來彌補，QPI影響最大的不是FSB而是DMI了
DMI的頻寬很早之前就不夠，現在都是拉PCI-E的頻寬來補
i7的QPI還不是完全版，下一代的WESTMERE才是INTEL真正的QPI完整版
這時候的QPI才會真正的影響校能，i7記憶體效率高並不完全是因為QPI
主要的原因是記憶體控制器內建在CPU

多核心共享資料的地方是在CACHE，根本用不上FSB
這也是為什麼I7多了L3 CACHE的原因
只有多CPU的High Performance PC的資料交換才會用到QPI
多CPU !=多核心

你的上一篇真的看起來像隨便亂說，如有冒犯請見諒 orz

比她更適合拉高時脈的Prescott當初都拉不到5G了
類P6架構的ATOM管線不夠深，先天上已經失去拉高時脈的本錢
而且ATOM先天效能不足，拉到5G的效能也不高
ATOM兌換CONROE的效能時脈大約要除以2

一、DMI 不是南北橋之間的資料傳輸介面嗎 :confused: 跟 QPI 或 FSB 怎麼會有影響？

二、「i7記憶體效率高的原因是記憶體控制器內建」-> 對呀，但是 papafeng 在 25樓 說的不是記憶體效率，而是「快取資料一致性協定」，這是 QPI 才有的設計，FSB 沒這項功能，所以當 C2Q 中的 A晶片 要檢查 B晶片 的 快取 中有沒有它要的資料時，就必須繞過 FSB。總之存取記憶體也要透過 FSB，快取資料一致性檢查也要透過 FSB，但 FSB 又不支援點對點多通道傳輸，結果資料當然都在 FSB 中塞車了，能不革新嗎？