筆電若不是電競或CAE用,
千萬別買獨顯,
熱, 耗電, 損壞率高,
APU合理,
2C4T就綽綽有餘夠用了.

AMD很擅長做客製化
做6C版CCX困難的話
1組完整4C的CCX
再加一組刪減成2C的CCX
這樣簡單很多吧

我是假設8C+NAVI GPU的TDP壓不下來
才想說會不會出6C版
TDP壓的下來可能真的就出8C版


CES 2019：Intel發表代號「Lakefield」處理器 導入10nm製程、大小核配置 著重電力續航表現
https://www.cool3c.com/article/140278
intel都能在x86上做大小核並存的設計
AMD設計一個原始6核版也不是不可能
遊戲機的出貨量都能出縮減製程的版本
更何況是出貨量能高好幾倍的APU
設計一個6核版APU也不會虧的

假如intel出完5核(1+4)版的Lakefield，不知道會不會出現8核(2+6)的Lakefield

我是認為CCX既然是以4核為單位設計，
那內部4核共用的東西一定很多，所以不能像傳統多核一樣
想加核就加核，想減核就減核

也就是4核裡面關掉核心很容易，但是要在晶片上實際砍掉2個核心很困難

純個人臆測

桌面版7nm Ryzen 3000是原生8核

目前3900X的12核是兩顆8C組成的(一顆或兩顆有關核)

如果要重做4C版本，IO晶片可能要重開一組，不然70MB快取容量大的不合理，要用閹割的也太浪費了說..

IO晶片有快取嗎 :confused: ，我以為L1~L3都在CCX。

我記得32MB 的 L3也是做在CPU DIE上

如果做在14nm的I/O DIE上，光是64MB的L3的面積可能就要200mm2

超過編輯時間，自我修正一下


https://forum.gamer.com.tw/Co.php?bsn=60152&sn=21061
圖表上寫14nm 8MB L3要16mm2
換算過來
如果做在14nm的I/O DIE上，光是64MB的L3的面積約130mm2(16*8=128)左右
再加上PCIE 4.0、USB3.0、MC、IF匯流排之類的可能接近200mm2

https://johnpam11.pixnet.net/blog/post/119229304-amd%E4%B8%89%E4%BB%A3ryzen%E5%8A%9F%E8%80%97(tdp)%E8%BF%BD%E5%B9%B3%E6%AF%949-9900k%E5%8A%9F%E8%80%97%E4%BD%8E%EF%BC%8Camd%E4%BD%8E4

但是AnandTech目測I/O DIE面積約122mm2，只能剛剛好放的下14nm 64MB L3，其他的東西都不用塞了


所以推估64MB L3快取做在分別做在兩顆7nm CPU DIE上

剛重看了一次我弄錯了，應該還是作在核心晶片上 :ase

七八區已經有轉貼Geekbench資料，Ryzen 3000 L3是16MB x 2
所以還是2顆4核CCX無誤