敝公司的成熟製程定義是40nm以上的才算
22/28還是一堆人開不起光罩

排除, 是想像還是能做到還是兩碼子事情

不要等下變成被夾殺XD
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ESP32就是很好的例子

其實只要問一句, GaN在哪裡做就已經要結束這個話題了

但說22/28算是一般公認的成熟製程上限應該不為過
而且成熟製程還是有很多可以玩的 像是耐壓 高溫寬 或是這幾年的GaN
說真的 美軍要的電子儀器也不會要先進製程的產品
老川要確保先進製程在美生產其實意義真的不大
先進製程? INTEL已經有了 良率問題其實就美國人工作態度的問題 神仙難救

製程這東西要靠一堆不需要那麼天才的人操作儀器 收集樣品 切片分析 歸納可能原因 提出改善方案 再回到第一步這樣一直跑下去 這不光是自己廠內的人員 也需要協力廠配合 美國找不到那摩多以廠為家的人來做這些事 自然沒辦法跟台積電競爭

3nm實際並不是整顆晶片所有線路都只有3奈米寬
有沒有高手大大來開釋一下這個 :rolleyes:

INTEL之前卡在祖傳14奈米的時候不就開始大肆宣傳GG和三爽的數字非常具有欺騙性。 :laugh:

你自己搜尋「成熟製程定義」就有很多相關文章了
這本來就沒有標準答案，廣義狹義定義各自解讀
台積電自己對於先進製程的定義就是7以上

我當然也是有先搜尋過，我可沒有說你哪邊講錯了，沒有必要這麼兇

只是要強調，成熟製程的定義本來就是彈性的，也會隨製程進步而變動
幾年後中國成熟製程占比越來越高這一定會到來
但到時候5奈米對於台積電來說也很有可能已經算是成熟製程

底下第一個留言：
然後300%晶片關稅後就沒有然後了

這兩年靠著晶片，台灣對美貿易順差創下新高，
有些人理解為這是天大喜訊，川普關稅這樣一弄成了催命符。 :fear:

現在說3nm 2nm的都是假的
正確說法是 電晶體密度(或者說閘寬寬度)等同推定3nm 2nm的產品
怎麼推定? 就照最原始的製程設計推測3nm 2nm會有的數據來比較
現在電晶體設計與堆疊方式都跟1X-2X年不同了 不然哪真能3nm 2nm的閘寬
只有一二十個原子連成的(線路) 光量子效應就不知道自己在測啥了

intel卡在10奈很久就是因為10奈以後要符合傳統的節點定義已經有極大的困難
看看10奈以前節點的數字就會知道有個規律性在
10奈進一階記得應該是7奈
10奈以後
台積電三星的做法就是實際上就是在設計上這邊弄一點那邊縮一點，
而不是一定要照傳統節點定義
"然後效能有明顯超過既有節點我就宣稱一個"
所以其實5奈3奈2奈全都是"宣稱"，跟傳統定義不同的
intel腦袋轉不過來
一直在那10+++++然後糾結台積三星的做法
問題是人家的效能真的慢慢上來...
東擠一點西縮一點，也能積累製程經驗與know-how

真的有照傳統定義的話
AMD早就把intel踩在地上輾了
而不是像現在這樣纏鬥
現有core ultra是設計上的特性導致遊戲性能不如amd
而不是"製程落後"導致
而X3D的設計也只對遊戲有用，宣傳意義大於實質