各位高手您好 我要詢問Verilog語言

程式如下:
(1)
reg Sun,Cout;
always @(A or B or Cin)
Begin
Cout = (A&B)|(A&C)|(B&C) ;
Sun = A^B^S ;
end

(2)
wire Sum,Cout
assign Cout = (A&B)|(A&C)|(B&C) ;
assign Sun = A^B^S;


(3)
reg Sun,Cout; //宣告Sun,Coot為暫存器型態
always @(A or B or Cin)
begin //always開始
{Cout,Sum} = A + B + Cin; //全加器的行為描述
end //always結束




我想請教這三個程式 我知道是用不同的方法寫得

但在第三種的方法我看不懂 前面2個

Cout = (A&B)|(A&C)|(B&C) ;
Sun = A^B^S ;

和
assign Cout = (A&B)|(A&C)|(B&C) ;
assign Sun = A^B^S;

其實是一樣的 只用一個用reg 一個用assign

但第三種寫法 我就不了解了
{Cout,Sum} = A + B + Cin;

請高手幫我解答 我感激不盡