引用:
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作者Parhelic
在規劃IC的時候，所需要的pad的數量和面積往往決定最小的晶片面積
也許只做一個CCX，會變成pad limted，多放一組CCX，使其成為CORE
SIZE LIMITED才會是最經濟的
也許兜成兩組CCX，產品的可利用率最高，可以出八核，六核，四核甚至兩
核的產品，廢品率低。而且八核以內的產品不需要碰到較為麻煩的封裝問題
多顆ic同一封裝必然較貴，但這貴的程度與die size加倍造成的良率下降相比
恐怕只是皮毛。所以用高階產品的利潤去抵封裝成本是划算的
也許同個晶片單組CCX和兩組CCX的生產良率相差無幾，但做成四組以上會
明顯下降，所以兩組是甜蜜點
以上是各種可能，做IC是很實務性的，務必分毫計算
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https://www.techpowerup.com/img/16-08-23/100b.jpg
圖中我注意到2個特點:
1. Every core can access every catch with same average latency .
amd發表的文件中，找不到core能否存取別的ccx中的catch。
2. L3是8個1MB組成，不是一個8MB.
同一個ccx中，不同L3區塊的資料可以合併不希奇，但是不同ccx中的L3資料是否可以合併?
amd同樣沒有說明過。
如果不行，一旦有資料超過8mb，L3就要反覆一直刷寫了，
不然就是要直接和記憶體溝通。