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Parhelic
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加入日期: Feb 2006
文章: 120
也許你不是從事IC相關產業,所以你不清楚實務上的作法
IC的測試,是從wafer level就開始,並不是傻傻的把它封進去
再去賭晶片良率。封裝過程的確會造成良率下降,但是這個下降
比率不多,遠比CPU本身這種大晶片,億萬電晶體自身的yield因
素低

現在的技術要把ic從封裝中挖出來,重新打線,或要做任何你要做
的事情,都不會太困難(只要有錢)。考量伺服器的利潤空間,如
果die真的沒壞,重工還是很划算的

這裡唯一不清楚的,就是兩公司本身架構不同,生產技術不同,良率
也一定不同。intel很少談論自身晶片的良率,這個數字一向是個謎。
也有可能是我們錯怪intel,其實那些高階伺服器晶片良率超低,所以
必須賣得那麼貴。而為何intel不弄小顆拼裝,因為要拼奘,你必須解
決每一塊之間的高速連接,不然光是交換資料的latency就會拖垮效能
了,AMD這次弄了Infinity Fabric,在伺服器應用時能否不危及效能
,就等發表後再說吧

引用:
作者bureia
不是這樣喔,查過資料,多晶片的良率是單晶片的乘積,而且其中一個晶片有問題,
整個就要報廢,無法拆掉重焊

以良率80%來計算,Ryzen 16核是2顆8核晶片,那良率就是80% x 80% = 64%
32核就是4顆晶片,良率就是(80%)^4 = 40.96%,這是無法接受的良率

就算單晶片良率到90%,4顆晶片封裝的良率也才6成5左右

如果多晶片封裝好用的話,Intel早就這樣做,也不用出個原生24核,就多封裝幾個晶片就行了
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Better than better
舊 2017-04-22, 03:38 PM #29
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